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CSV-Verilog Maker II
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套件 CSV-CPU Maker II
CSV-Verilog Maker II
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專案描述
CSV-Verilog Maker IIはＣＳＶプリプロセッサ上で動作するプログラムです。
Excelで検証内容や設計内容を記載し、Verilogに変換するソースコード自動生成プログラムです。
System Requirements
System requirement is not defined
評
平均
5.0
3 評分次數
5 星
3
4 星
0
3 星
0
2 星
0
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0
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優點
缺點
CSV-CPU Maker II
1.07a
1.06
1.05
1.04
1.02
1.01
1.00
CSV-CPU Maker (Old Version)
1.02
CSV-SystemC Maker II
0.94a
0.95a
CSV-Verilog Maker II
1.28a
1.28
1.27
1.26b
1.26a
1.26
1.25
1.24
1.23
1.22
1.21
1.20d
1.20c
1.20b
1.20a
1.20
1.19a
1.19
1.18
1.17a
1.15
1.14
1.13a
CSV-Verilog Maker (Old Version)
1.00
sample
20090622-1
SystemC Source Maker
1.08
1.07
1.06
1.05
1.04
1.03
1.01
1.00
verilog_model
1.03
1.02
1.01
1.00
Verilog Source Maker
1.01
1.00
CSV-CPU Maker II
(7 items
隱藏
)
發布 2017-03-05 21:27
1.07a
(1 files
隱藏
)
發布 2014-05-18 18:42
1.06
(1 files
隱藏
)
發布 2014-04-02 23:06
1.05
(2 files
隱藏
)
發布 2012-10-31 20:39
1.04
(1 files
隱藏
)
發布 2012-10-06 20:22
1.02
(1 files
隱藏
)
發布 2011-06-10 19:00
1.01
(1 files
隱藏
)
發布 2009-05-17 17:11
1.00
(6 files
隱藏
)
