Simple Project List 軟體列表

Electronic Design Automation/Assistance (EDA)
184 projects in result set
最後更新: 2007-01-16 00:39

Gaphor

Gaphor is a UML modeling tool written in Python (2.2). It utilizes the GTK+ widget library, and is designed to be very extensible.

最後更新: 2010-08-12 06:54

gezel

ゲゼルは、サイクル ベース ハードウェア記述言語です。ゲゼル ツール提供するスタンドアロン - コシミュレーション、および VHDL コードにコード生成します。C++ でユーザー定義ライブラリ ブロック拡張コシミュレーション/協調の新しいインターフェイスを追加できるようにします。

(Machine Translation)
最後更新: 2007-09-07 22:44

AVR ISP: AVR910 programmer firmware

AVR910プログラマのためのファームウェア。速度と信頼性のためにアップグレードされたver3.8から開始されました。汎用masterSPIインターフェイスが提供されています。[!AlexRainPE196@hotbox.ru 私]にメールをください。

最後更新: 2011-08-08 22:04

BeRTOS

BeRTOS is a real time operating system (RTOS) suitable for embedded platforms. It runs on many microprocessors and microcontrollers, ranging from 8-bit to 32-bit CPUs and even PCs.

最後更新: 2007-01-10 08:26

Signs

Signs is a development environment for hardware designs in various hardware description languages. The tackled tasks are compilation, synthesis, simulation, and testing of designs. Due to the integration of these main areas, it provides the ability to debug designs in an all-embracing manner by switching between source code, netlist, and simulation. Supported languages include VHDL and the ISCAS benchmark format. Signs comes in two flavors: a command-line only version useful for processing and analyzing large netlists and as an Eclipse plugin for hardware design and simulation.

最後更新: 2004-12-24 14:38

HDLmaker

HDLmaker generates hierarchical Verilog and VHDL code, PCB netlists, simulation and synthesis scripts/projects/make files, and schematics. It can translate Verilog/VHDL and HDLmaker projects into HTML, including extensive hyperlinking between the modules. It can also translate PADS PCB netlists into Verilog and VHDL and can do some simple VHDL to Verilog translations. HDLMaker synplifies the development of complex FPGAs and ASICs, and has extensive support for most Xilinx FPGAs.

(Machine Translation)
最後更新: 2006-01-25 16:15

XCircuit

XCircuit is a UNIX/X11 program for drawing publishable-quality electrical circuit schematic diagrams and related figures, and producing circuit netlists through schematic capture. XCircuit regards circuits as inherently hierarchical, and writes both hierarchical PostScript output and hierarchical SPICE netlists. Circuit components are saved in and retrieved from libraries which are fully editable. XCircuit does not separate artistic expression from circuit drawing; it maintains flexiblity in style without compromising the power of schematic capture.

最後更新: 2005-04-08 00:58

iBookshelf

iBookshelf is an application for cataloging your book collection and designing bookshelves based on this data. It supports ISBN entry using a CueCat, a standard barcode scanner, or manual entry. Book data is automatically fetched from Amazon Web services. Manual book entry is possible for non-catalogued books. Bookshelf design is done graphically with the Cairo drawing library, and is based on the most efficient book order.

最後更新: 2017-10-31 20:18

Free tools and cores for FPGAs

FPGA 開発や IP コア ツールです。このプロジェクトはツール、コアおよび FPGA アプリケーションを開発するドキュメントを提供します。プロジェクトは VHDL に焦点を当てています。

(Machine Translation)
最後更新: 2015-07-14 05:26

myhdl

MyHDL は、ハードウェア記述と検証言語として Python を使用するための Python パッケージです。

(Machine Translation)
最後更新: 2021-03-22 05:27

Universal JTAG library, server and tools

UrJTAGは、Flashチップ、各種CPU、そしてその他のデバイス用のJTAGでの通信のためのモダンで機能強化されたツールの開発を目指しています。人気のあるopenwince JTAGツールの子孫であり、多くの機能追加と拡張がなされています。

最後更新: 2019-01-17 12:59

gwave

Gwave はアナログ電子回路シミュレータ spice 等の出力波形のビューアーです。2 D プロットとしてデータを表示し、インタラクティブなスクロール、ズーム、および波形の測定することができます。

(Machine Translation)
最後更新: 2007-04-04 03:08

Esys.Net

ESys.NET は、新しいシステム レベル モデル化とシミュレーション環境です。イントロスペクション、マルチ言語モデルの定義などの .NET 機能の利点をかかる.それより簡単に作成できます外部ツール (ex: 検証、デバッガー、...)

(Machine Translation)
最後更新: 2018-09-03 08:30

SVEditor

SVEditorは、 SystemVerilog および Verilog ファイルのための Eclipse ベースの IDE (統合開発環境) です。 シンタックスカラーリング、コンテンツ支援、ソースインデントおよび自動インデント、ストラクチャ表示を特徴とします。